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近幾年(nian)來，可編程邏輯器件(jian)(jian)PLD特(te)別(bie)是(shi)現場可編程門陣列FPGA的(de)飛速進步，使(shi)數(shu)字(zi)電(dian)(dian)子技術了新局(ju)面，不(bu)僅規(gui)模大，而且將硬件(jian)(jian)與軟件(jian)(jian)相結(jie)合，使(shi)器件(jian)(jian)的(de)功能(neng)更加(jia)完善(shan)，使(shi)用更靈活。數(shu)字(zi)電(dian)(dian)路或數(shu)字(zi)集(ji)成電(dian)(dian)路是(shi)由許多的(de)邏輯門組成的(de)復(fu)雜(za)電(dian)(dian)路。與模擬電(dian)(dian)路相比，它(ta)主(zhu)要(yao)進行數(shu)字(zi)信號的(de)處理(li)（即信號以0與1兩個狀態表示(shi)），因此抗干擾能(neng)力較(jiao)強(qiang)。

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在電子技術中，脈(mo)沖(chong)(chong)(chong)信號是按一(yi)定(ding)(ding)電壓幅度，一(yi)定(ding)(ding)時間(jian)(jian)間(jian)(jian)隔連(lian)續發出。脈(mo)沖(chong)(chong)(chong)信號之間(jian)(jian)的時間(jian)(jian)間(jian)(jian)隔稱為周(zhou)期(qi)；而將在單位(wei)(wei)時間(jian)(jian)（如1秒）內所產生(sheng)的脈(mo)沖(chong)(chong)(chong)個(ge)數稱為頻率(lv)。頻率(lv)是描述周(zhou)期(qi)性(xing)循(xun)環(huan)信號（包(bao)括脈(mo)沖(chong)(chong)(chong)信號）在單位(wei)(wei)時間(jian)(jian)內所出現(xian)的脈(mo)沖(chong)(chong)(chong)數量(liang)多少的計量(liang)名稱；頻率(lv)的標準計量(liang)單位(wei)(wei)是Hz（赫）。電腦中的系統時鐘就是一(yi)個(ge)典型的頻率(lv)相(xiang)當和(he)穩(wen)定(ding)(ding)的脈(mo)沖(chong)(chong)(chong)信號發生(sheng)器(qi)。

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根據(ju)延遲關(guan)系可以區別正(zheng)反(fan)轉，而(er)且通(tong)過取A相(xiang)、B相(xiang)的上升和(he)下降(jiang)沿可以進(jin)(jin)行(xing)(xing)2或(huo)4倍頻；Z相(xiang)為單圈脈(mo)沖(chong)，即每圈發出一個脈(mo)沖(chong)。一般意義上的增量(liang)編碼器(qi)內部無存儲(chu)器(qi)件，故不具有斷電數(shu)據(ju)保持功能，數(shu)控機床(chuang)必須(xu)通(tong)過“回參考點”操作來確定計(ji)數(shu)基準與進(jin)(jin)行(xing)(xing)實際位置“清零”。